Transistoren übereinander: IBM und Siemens bringen 3D-Chiparchitektur Nanostack voran
IBM und Siemens wollen IBMs gestapelte Transistorarchitektur Nanostack reif für die Massenfertigung machen. Auf Fingernagelgröße passen schon fast 100 Milliarden Transistoren.
Symbolbild · Foto: Rob Bulmahn / Wikimedia Commons, CC BY 2.0 (zugeschnitten und skaliert)
IBM und Siemens haben am Mittwoch eine Forschungskooperation zu IBMs Chiparchitektur Nanostack angekündigt. Bei dem in diesem Jahr vorgestellten Design werden Transistoren auf Nanosheet-Basis vertikal gestapelt und versetzt angeordnet. Im aktuellen 7-Ångström-Knoten passen so knapp 100 Milliarden Transistoren auf eine Fläche von der Größe eines Fingernagels.
IBM bringt die Bauelemente-Forschung ein, Siemens seine Software für Chipdesign (EDA), Prozesssimulation, Lithografie-Optimierung und Fertigung. Ziel ist, die Technik nach dem Machbarkeitsnachweis für die Großserie vorzubereiten. Mit virtuellen Modellen sollen Leistung und Fertigungsprobleme getestet werden, bevor Chips gebaut werden – auch für Generationen jenseits von 7 Ångström.
Nanostack weise den Weg zu der Logik-Skalierung, die KI und andere neue Technologien im kommenden Jahrzehnt bräuchten, erklärte Huiming Bu, bei IBM Vizepräsident für Silizium-Technologieforschung. Die Stapelung soll mehr Rechenleistung für KI auf kleinerer Fläche ermöglichen. Siemens-Manager Ankur Gupta sprach von einem entscheidenden Sprung nach vorn.